Intel于年度VLSI国际研讨会公布Intel 4制程节点的技术细节，相较于Intel 7提升高效能元件库密度则2倍，并带来20效能增益。

2023年才下楼梯

在美国檀香山举行的年度VLSI国际研讨会（超大型集成电路）上，Intel发表了Intel 4制程节点的技术细节，相较于Intel 7制程节点的最主要的突破为能在相同功耗提升20％以上的效能，并提升高效能元件库（Library Cell）的密度达2倍。这项技术预计将应用于Meteor Lake处理器等开发中产品，并推进先进技术和制程模块。

Intel 4制程节点最大的特色在于缩短FinFET（鳍式场效应晶体管）之鳍片间距、接点间距以及低层金属间距等关键尺寸（Critical Dimension），并同时导入设计技术偕同最佳化，缩小单一元件的尺寸。

另一方面受益于FinFET材料与结构上的改进，单一N型半导体或是P型半导体的鳍片数量可从4片降低至3片，使得Intel 4制程节点能够大幅增加逻辑元件密度，并缩减路径延迟和降低功耗。

Intel 7制程节点已导入自对准四重成像技术（Self-Aligned Quad Patterning，SAQP）和主动元件闸极上接点（Contact OverActive Gate，COAG）技术来提升逻辑密度。前者透过1次微影和2次沉积、蚀刻步骤，将晶圆上的微影图案缩小4倍，且没有多次微影层叠对准的问题，后者则是将闸极接点直接设在闸极上方，而非传统设在闸极的一侧，进而提升元件密度。

Intel 4制程节点更进一步加入网格布线方案（Gridded Layout Scheme），简化并规律化电路布线，提升效能同时并改善生产良率。

随着制程微缩，晶体管上方的金属导线、接点也随之缩小，会造导线电阻变大。Intel 4制程节点透过强化铜（Enhanced Cu）金属配方作为导线、接点的主体，并于外层使用钴、钽包覆，取代先前技术使用的钴以改善整体导电性，并改善会造成电路失效的电子迁移（Electromigration）现象。

Intel也表示除了延续现有方案在最关键层使用EUV（极紫外光微影制程），Intel 4制程节点有会在互连层中使用EUV，以大幅度减少光罩数量和制程步骤，降低制程的复杂性，更将导入全球第一款量产型高数值孔径（High-NA）EUV系统。

▲ Intel 4与未来Intel 3制程节点都以FinFET为基础，Intel 2制程节点则将跃生为以GAA（Gate-All-Around，闸极全环晶体管）技术为基础的RibbonFET。

▲ 测试生产的Meteor Lake运算单元小芯片就是采用Intel 4制程节点。